高端性能封装主要以追求最优化计算性能为目的，其结构主要以 UHD FO、2.5D 和 3D 先进封装为 主。在上述封装结构中，决定封装形式的主要因素为 价格、封装密度和性能等。

　　由 TSMC 在先进封装上的主要业务可知，推动高 端性能封装的主要项目为高性能计算与高带宽存储， 其代表结构为基于硅转接板的芯片在晶圆基板上的 封装(CoWoS@-S)，是一种典型的 2.5D 封装结构。该 结构将处理芯片和存储芯片平铺在硅转接板上，采用 线宽 / 线间距为 0.4 μm /0.4 μm 的金属布线将其互 连。TSMC 突破光罩对硅转接板面积的限制，结合集成 芯片的数量，制定了其在 2.5D 封装上的发展路线。 Intel 和 Samsung 在 2.5D 封装上，也具有类似的封装结构。对于 2.5D 封装而言，硅转接板可提供亚微米 级高密度布线，能够显著提升多芯片的组装密度。随 着高带宽存储芯片的数据传输效率逐步提升，采用 2.5D 封装连接存储芯片和处理器芯片将成为主流的 选择。然而，硅转接板采用前道晶圆制造的设备和工 艺，制作成本相对昂贵。为此，一些企业在 FO 封装的 基础上进一步深耕，开发出多样化的结构，以满足一 些稍低端产品的需求。

　　FO 通过晶圆重构技术，将多颗相同或不同的芯 片灵活组合起来，以实现多芯片集成的目的。在此基 础上，FO 采用高密度布线有机层、硅桥和高速基板等 来提升器件的性能，衍生出了 2D、2.1D、2.2D 和 2.3D 封装结构，以实现超高密度 I/O 的连接。由于 FO 主要采用高分子材料来制造芯片间的微米级布线，其 自身的线宽 / 间距的尺寸极限也相对明显。为进一步 缩小 FO 封装的布线尺寸，新的设备与材料有待开发， 同时，封装成本也将大大提高。因此，FO 封装主要应 用在性能相对较低的存储器与处理器芯片上。

　　在高端性能封装中，处理芯片和存储芯片对高带 宽、低延迟有严格的要求，3D 封装是最理想的方案。目 前，常见的 3D 封装结构为存储芯片间垂直互连以及 存储芯片与逻辑芯片间的连接。在上述结构中，除采 用微凸点的芯片堆叠(C2C)和晶圆上芯片(C2W)工艺 外，基于硅通孔和混合键合(HB)的无凸点工艺实现了 异构异质芯片间的最短距离互连，将器件性能提至最 优，其投资成本也最高。预计在 2023 年，TSMC 采 用 HB 的集成芯片系统封装(SoIC)将率先实现量产。

　　随着高端性能封装技术的发展，不同维度封装结 构间的界限将变得模糊，将其集合成一个系统的 SiP 会变得普遍，图 1 为集成多维度封装的 SiP 结构示意 图。例如 Intel 的最新产品 Ponte Vecchio 集成了嵌入 式多芯片互连桥接技术(EMIB)和逻辑晶圆 3D 堆叠 技术(Foveros);TSMC 的 SoIC 也可与 CoWoS 和集成 扇出型叠层封装(InFO-PoP)相结合并共同使用。上述 结构可以实现器件对性能的极致追求，同时，多颗处 理芯片的集成也为器件的热耗散带来巨大挑战。

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