台积电的混合间和的过程大致相同。他们从完成的晶圆开始，形成一个新的bonds pad，蚀刻它，沉积一个seed层，电镀。接下来，他们对顶部die晶圆进行减薄和切割。特别注意保持它们的清洁。完成等离子激活，并粘合die。

　　英特尔和CEA-LETI的Collective Die to Wafer混合键合

　　我们知道，晶圆上芯片(Die on wafer )的精度远低于晶圆上晶圆(wafer on wafe)键合。它也慢得多。例如，尽管 Besi 声称每小时放置 2,000 个die，即使到了 1 微米的精度，吞吐量仍能降至每小时放置 1,000 个芯片以下。另一方面，晶圆上的晶圆(wafer on wafe)键合也存在许多与无法进行异质集成以及无法在键合步骤之前对die进行bin/test有关的问题。Collective Die to Wafer允许比芯片到晶圆(die to wafer)键合更高的精度和吞吐量，同时还提供test、bin和实现异构集成的能力。

　　英特尔和CEA-LETI 将Collective Die to Wafer与自对准技术相结合，实现了 150 纳米的平均未对准(mean misalignment，比die to wafer更准确)并具有更高的吞吐量。自对准技术非常酷。他们利用水滴的毛细作用力在修改后的拾取和放置工具将其快速但不太准确地放置在所需位置后使对齐更加准确。随着水的蒸发，产生直接键合，无需任何其他中间材料。然后，键合晶片进入标准退火步骤，加强键合。

　　除了水滴沉积(water droplet )之外，唯一独特的步骤是在粘合部位应用亲水和疏水材料，这可以用纳米覆盖精度进行光刻定义。这不是一个没有问题的过程。有许多与分配水、液滴特性、冷凝和粘合过程有关的问题。英特尔和 CEA-LETI 以 3 个指标展示了结果。Collection Yield是指在die上捕获的水滴。Bonding yield 是指成功键合的dies数量。Alignment yield是指具有亚微米精度的die数量。

　　他们尝试了各种工艺的矩阵，其最好的方法实现了 98% 的bond yiled和 100% 的其他步骤。总对准精度令人惊叹，所有die的对准精度都低于 1 微米，大多数die的对准精度低于 0.2 微米。英特尔和 CEA-LETI 尝试使用多种不同的die尺寸实现这一点，这个过程在非常高的纵横比die上非常出色，这非常有趣。

　　三星Monolithic vs MCM vs 2.5D vs 3D，包括混合键合

　　三星在面积和功率方面对先进封装的成本进行了非常有趣的研究。他们比较了两种主要的设计类型，一种是带宽受限的 (HPC/AI)，一种是延迟受限的 (CPU)。

　　用于HPC 和AI 的单片 2D 芯片的面积为 450平方毫米。它被切成薄片(sliced up)并使用先进的封装将其粘合在一起。MCM 变体的功耗增加了 2.1%，芯片面积增加了 5.6%。2.5D设计，功率提升1.1%，面积增加2.4%。3D 设计的功率增加了 0.04%，但面积增加了 2.4%。这些结果当然是理想的，在现实世界中，与布局规划和布局问题相关的开销会更多。

半导体封装气泡解决方案：

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