12英寸晶圆技术有多个优势。由于可代替旧代际技术中的铝而使用铜，因此电流密度允许值也较高，耐电迁移性也较优秀。此外，金属层的层数也较多，晶体管尺寸较小，因此，通过提高晶体管密度、布线密度，可以缩小芯片尺寸、提高性能。

　　此外，大部分180纳米工艺技术和大部分的130nm BCD(Bipolar-CMOS-DMOS)工艺技术都可以支持STI(Shallow Trench Isolation，浅槽隔离)等功能，因此与大部分在350纳米技术中使用的LOCOS(Local Oxidation of Silicon)绝缘相比，因此可以获得较高的密度、闩锁效应(Latch Up)保护机能等。因此，达到提高线路性能和稳定性的效果。

　　如今，130纳米 BCD工艺已经相当成熟，因此可作为各种工艺技术的选择项。如不同级别的高压晶体管、非挥发性存储半导体、MIM(金属一一绝缘膜一一金属)电容、稳压二极管(Zener)/肖特基二极管等。因此，不仅可以将复杂的模拟/RF功能与SoC解决方案融合，还可以提供其他优势。

　　8英寸晶圆还有很多优势

　　8英寸晶圆还有很多优势，比方说，用350纳米制造的8英寸晶圆的价格优势。

　　原因如下：生产设备已经完成折旧、生产工艺相对简单(层数少)。此外，一部分模拟线路未必能够在新工艺中顺利实现微缩化，因此与130纳米同等程度的半导体芯片的价格可能会高于350纳米。但是，当因零部件不足导致无法生产产品时，大部分情况下会发生极其严重的情况，而不是单纯的半导体芯片的成本差。

　　此外，现阶段人们的关注点是尽管各家代工厂都在从8英寸转到12英寸，但却没有一家厂家做出任何发言。对于Mixed Signal ASIC熟练的厂家虽然在努力，但首先应该着手于线路图的端口、IC 的数据手册(Data Sheet)。

　　就为重新设计ASIC所需的投资而言，应该统筹一下其他产品，以免同样受到如8英寸供应链同样问题。

　　130纳米的特征尺寸(Feature Size)较小，因此可以在不增加成本的情况下与“Arm Cortex-M”系列核融合。低端CPU所需要的芯片面积仅为数平方毫米，而且有可能以较高的效率与64kbit/128kbit的SRAM融合。

　　从如今的数据手册来看，从设计ASIC、量产、获得认证的日程需要14个月一一24个月(依复杂程度而定)，最初的Proto Type Silicon应该可以在一年内完成。如果是车载产品，从制作规格书到PPAP(Production part approval process，生产件批准程序)大概需要24个月一一36个月(依复杂程度而定)。130纳米ASIC的一般预算为60万美元起步(依据实际的复杂程度和IP知识产权内容而定)，如果依据AEC-Q100的话，费用为400万美元左右。如今，130纳米工艺(12英寸晶圆)的Mask Tool的成本为20万美元以下，占整体成本的比例较低。

　　很多Mixed Signal Device都是由供给不足的8英寸晶圆制造的，由于8英寸晶圆产线的投资不足(原因是投资收益率低下)，未来供应链问题还会继续存在。

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